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Advance

Toru Shimizu

    Department of Information Networking for Innovation and Design　Professor
    Course of　Information Networking for Innovation and Design　Professor
    Information Networking for Innovation and Design collaboration Hub for University and Business　Researcher
Last Updated :2025/04/19

Researcher Information

J-Global ID

Research Interests

  • System Verification   Design Verification   LSI   LSI Design   Embedded System   Low Power   SoC   Microcomputer   Microcontroller   Microprocessor   Computer Architecture   

Research Areas

  • Informatics / Computer systems / Microprocessor

Academic & Professional Experience

  • 2018/04 - Today  Toyo University
  • 2014/10 - 2018/03  Keio University
  • 2010/04 - 2014/09  Renesas Electronics Corporation
  • 2002/04 - 2010/03  Renesas Technology Corporation
  • 1986/04 - 2003/03  Mitsubishi Electric Corporation

Education

  • 1981/04 - 1986/03  The University of Tokyo  Faculty of Science  Department of Information Science
  • 1977/04 - 1981/03  The University of Tokyo  Faculty of Science  Department of Information Science

Association Memberships

  • THE JAPANESE SOCIETY FOR ARTIFICIAL INTELLIGENCE   THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS   IEEE   

Published Papers

Books etc

  • 実用プロセッサ技術 [第3版]
    岩出, 秀平; 清水, 徹 (Joint work)ムイスリ出版 2021/03 9784896412963 vi, 233p
  • 岩出 秀平; 清水 徹 (Joint work)ムイスリ出版 2012/03 489641196X 246

Conference Activities & Talks

  • Technology trend of the computing platform  [Invited]
    Toru Shimizu
    マイクロ固体フォトニクス研究会 第12回レーザー学会「ユビキタス・パワーレーザー」専門委員会  2021/02  Invited oral presentation
  • クラウドとエッジ、コンピューティングプラットフォームの展望  [Invited]
    清水 徹
    微細構造デバイス研究開発フォーラム 令和元年度セミナー  2019/11  Public discourse
  • ARM-SVE enabled post-K processor for energy efficiency and sustained application performance in HPC  [Invited]
    Mitsuhisa Sato; Toru Shimizu
    Vail Computer Elements Workshop  2019/06  Invited oral presentation
  • 門出康孝; 山岸裕樹; 花井陽介; 清水徹; 黒田忠広
    人工知能学会知識ベースシステム研究会資料  2015/11  Oral presentation
  • 中田 尚; 清水 徹; 中村 宏
    社団法人日本磁気学会研究会資料 = Bulletin of Topical Symposium of the Magnetics Society of Japan  2015/07  Oral presentation
  • 門出 康孝; 清水 徹; 黒田 忠広
    人工知能学会全国大会論文集  2015  Oral presentation
  • Tzi-Dar Chiueh; Toru Shimizu; Gregory Chen,Chen Yi Lee; Charles Hsu; Tihao Chiang; Zhihua Wang; Junghwan Choi; Jongwoo Lee; Yasumoto Tomita; Takayuki Kawahara
    IEEE Asian Solid-State Circuits Conference, A-SSCC 2014, KaoHsiung, Taiwan, November 10-12, 2014  2014/11  Nominated symposium
  • YASUDO Ryota; KAGAMI Takahiro; AMANO Hideharu; NAKASE Yasunobu; WATANABE Masashi; OISHI Tsukasa; SHIMIZU Toru; NAKAMURA Tadao
    IEICE technical report. Computer systems  2013/11 
    We propose a NoC (Network-on Chip) router using the marching memory through type in order to reduce the power consumption of the router. The marching memory through type is a memory of small capacity by low power at high speed, whose data structure is FIFO. In this paper, we designed a NoC router using this memory in its input buffer, and evaluated its power consumption. As a result, we reduced the power by 28.8 percent compared with the oridinal one. If we take account of data dependency, we can achieve more reduction.
  • 安戸僚汰; 加賀美崇紘; 天野英晴; 中瀬泰伸; 渡邊政志; 大石司; 清水徹; 中村維男
    電子情報通信学会技術研究報告  2013/11  Oral presentation
  • 重松拓也; 薦田登志矢; 中田尚; 三輪忍; 佐藤洋平; 植木浩; 林越正紀; 清水徹; 中村宏
    情報処理学会研究報告(Web)  2013/09  Oral presentation 
    現在，様々な分野でスマートセンサシステムが使われている．しかし各ノードに十分な電源を確保することは難しく，電池で動作しなければならない状況で利用されることも多い．このような状況下では電池交換の回数を最小化したいといった要求があり，ノード自体の省電力化が強く求められている．特に，ノード内で高度な処理を行うセンサシステムではマイコンが消費する電力が問題となっている．従来より，マイコンの消費電力を抑えるためにパワーゲーティングと呼ばれる手法が用いられるが，近年ではワーキングメモリをもパワーゲーティングするより深いスリープモードを持つマイコンも登場している．深いスリープを行えば大幅な電力削減効果が得られるが，ワーキングメモリの内容が失われるため，復帰後も必要な中間データは不揮発メモリに退避させる必要がある．また，中間データの退避にも追加エネルギが必要であるため，深いスリープによって得られる消費エネルギの削減分より，この退避エネルギが大きくなる場合には深いスリープを行うべきではない．そこで本稿では，中間データのサイズと保持期間に着目し，マイコンが消費するエネルギを最小化する最適な電源制御とデータ退避方法を導出するアルゴリズムを提案する．
  • 中瀬泰伸; 井戸康弘; 大石司; 熊本敏夫; 清水徹
    電子情報通信学会技術研究報告  2013/06
  • 上野 淳; 清水 徹; 平井 正人
    電気学会研究会資料. ECT, 電子回路研究会  2012/12  Oral presentation
  • 周期実行システムにおける省電力スケジューリングの初期検討  [Not invited]
    岡本和也; 薦田登志矢; 中田尚; 三輪忍; 佐藤洋平; 植木浩; 林越正紀; 清水徹; 中村宏
    研究報告組込みシステム（EMB）  2012/09  Oral presentation 
    マイクロプロセッサを備えたセンサであるスマートセンサは，周囲の状況を周期的にサンプリングし，センシングした結果に簡単な処理を施し，その結果をメインのシステムへ送信する，周期的リアルタイムシステムの一種である．ただし，一般的なリアルタイムシステムとは異なり，入力データのサンプリング周期とデータ送信 （デッドライン） の周期が必ずしも一致するわけではなく，一般には，後者の周期が前者の周期よりもはるかに大きい．そのため，データの入力間隔に合わせてシステムがデータを処理するのではなく，データを一旦バッファに格納しておき，いくつかのデータがバッファに溜まったらシステムを起動して処理を行い，処理が完了したらシステムをシャットダウンする，という制御が可能である．このような制御を行えば， DVFS や動的電源制御などの従来の制御を行う場合よりも，省電力なシステムを実現できると考えられる．本稿では，上述の制御を行うシステムのモデルを提案し，既存の制御手法と比較する．評価の結果，既存手法と比べて消費エネルギを 79.6% 削減できることがわかった．
  • Challenge of the Normally-off Computing  [Not invited]
    Shimizu Toru
    Technical report of IEICE. ICD  2012/01  Oral presentation 
    The Normally-off Computing is a design policy of computing architecture for low power, in which the electric power is supplied to a component only when, where and while its data processing is necessary. In other words, the power supply is cut off for the component as long as its processing is unnecessary. I would like to clarify the concept of the Normally-off and discuss importance and challenges of the research and development of the computing architecture based on it.
  • 清水 徹
    研究報告計算機アーキテクチャ（ARC）  2012/01  Oral presentation 
    ノーマリオフとは，処理が必要な時，必要な部分に，必要な期間だけ電力を供給し，処理が必要ないときには電力供給をストップするというコンピューティングシステムの設計方針である．この講演では，IT システムのグリーン化に向けてノーマリオフの考え方を整理し，それに基づいたコンピューティングアーキテクチャの開発の意義と課題について議論する．The Normally-off Computing is a design policy of computing architecture for low power, in which the electric power is supplied to a component only when, where and while its data processing is necessary. In other words, the power supply is cut off for the component as long as its processing is unnecessary. I would like to clarify the concept of the Normally-off and discuss importance and challenges of the research and development of the computing architecture based on it.
  • 泉佑治; 岡本圭史; 加藤孝; 木下佳樹; 清水徹; 中野哲
    日本ソフトウエア科学会大会講演論文集(CD-ROM)  2011  Oral presentation
  • 中谷浩晃; 佐々木靖彦; 加藤直樹; 荒川文男; 清水徹
    電子情報通信学会技術研究報告  2006/12  Oral presentation 
    We describe an alternative cyclic synchronous mirror delay (ACSMD) for highly integrated SoCs such as mobile application processors. ACSMD provides the following advantages: wide operational frequency range from 0.5 to 400MHz, 0.08mm^2 chip area, and 6.13mW power consumption @ 400MHz operation. The circuit area and power consumption are reduced by 95% of those of a conventional hierarchical SMD with the same operational frequency and resolution. Key circuit technologies are alternating use of three cyclic delay lines and a new loop counter.
  • 佐藤昌之; 近藤弘郁; 桝井規雄; 石見幸一; 金子智; 伊藤輝之; 奥村直人; 高田由香里; 清水徹
    電子情報通信学会技術研究報告  2003/05
  • 中島雅美; 近藤弘郁; 高田浩和; 作川守; 樋口崇; 山本整; 稲坂朋義; 白井健治; 清水徹
    電子情報通信学会技術研究報告  2002/06
  • 那須 隆; 岩田 俊一; 清水 徹; 斉藤 和則
    情報処理学会研究報告システムLSI設計技術（SLDM）  1993/12  Oral presentation 
    16ビットのマイクロコントローラM16とその高速シミュレータを開発した。M16は、32ビットのデータパスを備え4段のパイプライン処理によりレジスタ?レジスタ間の演算を1クロックで実行可能なCPUをコアにしている。このチップの開発では、ハードウェア記述言語を使用して機能設計を行なった。このハードウェア記述言語による機能記述を基に、より高速でかつハードウェアでの動作とクロック単位で一致するソフトウェアシミュレータを開発した。この高速なシミュレータにより、応用ソフトウェアの性能評価やチューニングなどを行なうことが出来た。We developed 16-bit microcontroller M16 and its cycle-accurate software simulator. The core CPU has a 32-bit data path and a 4-stage instruction processing pipeline. It executes register to register instructions at 1 cycle/instruction. Its functional design is described by a hardware description language. Based on this description, we developed the software simulator, which simulates the hardware functional behavior. The software simulator is much faster than simulation based on the hardware description language. This faster simtulator made it more efficient to evaluate and tune performance of application programs on M16.
  • 岩田俊一; 土居俊雄; 西川浩司; 水垣重生; 清水徹
    情報処理学会全国大会講演論文集  1993/09  Oral presentation 
    16ビットのワンチップマイコン「M16」を開発した。M16は、32ビットのデータパスを備え、4段のパイプライン処理によりレジスターレジスタ間演算が1命令/クロックで実行可能なCPU、RAM、タイマなどの周辺機能を備えたマイクロコンピュータである。CPUのトランジスタ数は13.8万で、これを0.8μmCMOSプロセスにより3.7×4.2mm^2に集積している。最近のプロセッサ開発においては、論理合成や自動レイアウトといった設計ツールの進歩とともに、設計効率向上を目的としてハードウェア記述言語を使用したトップダウン設計手法が導入されている。今回、M16の開発においてもCPU部の機能設計にハードウェア記述言語であるVerilog-HDLを使用することで、5名×1年という小人数による短期間の開発を実現することできた。本稿では、M16が採用したハードウェア記述言語による機能設計手法とその効果について報告する。
  • 土居俊雄; 岩田俊一; 桝井規雄; 前田弘美; 水垣重生; 清水徹
    情報処理学会全国大会講演論文集  1993/09  Oral presentation 
    LSIの大規模化に伴い論理合成や自動配置配線などの各種の設計支援ツールが整備され、インプリメントする機能に適する種々の設計手法を適切に選択することにより機能に対して相対的に設計期間を短縮することが可能になりつつある。また仕様や機能の設計においてもハードウエア記述言語で「シミュレーション可能な」仕様書を記述することにより、論理設計を待つことなく実際的な検証ができるようになった。このように複雑な機能を持つLSIの開発期間が短縮され、開発初期から検証が可能な設計環境においては、初期の機能モデル開発に同期して検証品質を向上させることが要求される。しかし、パイプライン処理方式のプロセッサでは命令のシーケンスやメモリアクセスの競合状態に依存する複雑な内部状態を持つため、開発の初期段階では検証が不十分になりがちであった。今回1チップのマイクロコンピュータ「M16」を開発するにあたり、開発の比較的早い段階で機能モデル上でパイプラインの状態を考慮した機能検証をおこない検証品質の向上を試みた。
  • 岩田俊一; 清水徹; 土居俊雄; 中尾裕一; 水垣重生; 三輪久晴
    電子情報通信学会技術研究報告  1993/09  Oral presentation 
    We developed a single chip microcomputer M16.The chip includes a CPU along with a RAM,timers,a wait controller,a DMA controller,A, D converter,etc.The core CPU has a 32-bit datapath and a 4-stage instruction processing pipeline.It executes register to register instructions at I cycle/instruction.The core CPU has 138K transistors integrated on 3.7 X 4.2mm^2 by 0.8 micron CMOS process technology.The M16 was designed by hardware description language Verilog-HDL.This design was accomplished in a year by HDL-based design methodology.
  • Saito Yuichi; Shimazu Yukihiko; Kobayashi Soichi; Shimizu Toru; Matsuo Masahito; Ohtsuka Akira; Shirai Kenji; Murata Hiroshi; Nishiwaki Yoshitetsu; Fujioka Isao; Nabeta Yoshinori; Kanamoto Hidehiro; Hiraoka Seiichi; Suzuki Toshiaki; Hinata Junichi; Shimotsuma Yoshiki
    IEICE technical report. Computer systems  1993/04  Oral presentation 
    A 1.71M-transistor CISC CPU chip using a 0.8μm CMOS double-polys ilicon double-metal technology contains 16kB cache and 192-entry TLB.It operates at 40MHz.The cache and TLB that employs a 77μm^2 S RAM using load registors formed by the 2nd polysilicon are accessed in a half clock cycle and are able to test an entire bit at an 8B per clock rate utilizing a new test strategy.The maximum parallelism in a complexed instruction execution has been realized by a large horizontal micro-program with two 32b ALU.
  • 岩田俊一; 清水徹; 平岡精一; 西川浩司; 堀本正文
    情報処理学会全国大会講演論文集  1993/03  Oral presentation 
    現在、マイクロプロセッサの多くでマイクロプログラム制御方式が採用されている。マイクロプロセッサの高機能化とともにマイクロプログラムの規模や複雑度が増えた結果、マイクロプログラム開発にはツールが不可欠となっている。しかし、マイクロプログラムがプロセッサのハードウエアに大きく依存する一方、設計者が極めて限定されていることから、簡易な専用ツールか、汎用的なツールが使用される場合が多い。今回、我々はビジネスコンピュータ用の1チップCPUプロセッサ(170万トランジスタ)のマイクロプログラムを開発するにあたって、まず汎用マイクロアセンブラを開発し、これをアーキテクチャに合わせてチューニングすることにより、専用のマイクロアセンブラを作成した。また、ハードウエア記述言語を用いてマイクロシミュレータを作成した。さらに、同じ手法で他の2つのプロセッサも開発した。本稿では、今回開発した汎用マイクロアセンブラの概要を説明し、合わせてこれらのツールを3つのプロセッサ開発に適用した結果について比較検討する。
  • 西川浩司; 白井健治; 中野哲; 清水徹; 飯田全広
    情報処理学会全国大会講演論文集  1993/03  Oral presentation 
    ビジネスコンピュータ用の1チップCPUプロセッサ(170万Tr)を開発した。LSIの設計品質向上のため設計段階で、外部仕様や内部仕様に基づくテストに加えて、ランダムな命令シーケンスによって個々のテスト項目を競合させるランダムテストを行ない、機能検証を実施した。本稿では、テストケース自動生成ツール「Mirage」を用いたランダムテストの概要について報告する。
  • 服部 孝; 村田 裕; 宮内 信仁; 清水 徹; 星 直之; 上野 仁
    全国大会講演論文集  1993/03  Oral presentation 
    ビジネスコンピュータ用1チップCPUプロセッサを開発した。このチップは、0.8μmCMOSプロセスを用いたフルカスタム設計手法で設計され、約170万Tr.規模のものである。チップ開発は、内蔵される機能の規模・複雑さが増すにつれ、チップ作り直しのリスクが高まる方向にある。このため、開発工程の大幅な後戻りを避けるために、より高品質の設計検証がチップ設計初期から要求されている。今回の開発では、トップダウン設計の観点から、チップの機能仕様および外部仕様を早期に検証するためにハードウェア記述言語であるVerilog-HDLを用いてCPUチップの機能モデルを開発した。本稿では、CPUチップ開発で行われた設計検証のうち、機能検証を中心に機能モデルの概要と機能モデルを利用した検証の効果について報告する。
  • Software simulater of 16-bit Micro controller M16  [Not invited]
    Nasu Takashi; Iwata Shunichi; Shimizu Toru; Saitoh Kazunori
    Technical Report of IEICE  1993  Oral presentation 
    We developed 16-bit microcontroller M16 and its cycle-accurate software simulator.The core CPU has a 32-bit datapath and a 4- stage instruction processing pipeline.It executes register to register instructions at I cycle, instruction.Its functional design is described by a hardware description language.Based on this description,we developed the software simulator,which simulates the hardware functional behavior.The software simulator is much faster than simulation based on the hardware description language.This faster simulator made it more efficent to evaluate and tune performance of application programs on M16.
  • The MR3200 operating system (Based on MICRO-ITRON specifications for the M32 series 32-bit Microprocessors) and its development-support environment.  [Not invited]
    平野浩爾; 斉藤和則; 坪田秀夫; 樋口敬三; 清水徹
    三菱電機技報  1989/11  Oral presentation
  • 中野直佳; 斉藤祐一; 松尾雅仁; 上田達也; 渡辺由香里; 吉田豊彦; 岩田俊一; 小林聡一; 清水徹
    電子情報通信学会技術研究報告  1989/06  Oral presentation
  • 岩田俊一; 清水徹; 松尾雅仁; 吉田豊彦; 日向純一; 富沢治
    情報処理学会全国大会講演論文集  1989/03  Oral presentation 
    TRON仕様に基づく32ビットマイクロプロセッサG_/100は、命令の実行制御を水平型マイクロプログラムで行っており、基本命令の大部分を1マイクロ命令で実行できる。また、マイクロプログラムによってデータ演算部における処理をパイプライン化することにより高機能命令、特にビットマップ処理命令の高速実行を可能にした。本稿では、特にマイクロプログラムによるパイプライン制御について詳しく述べ、シミュレーションによる評価結果もあわせて報告する。
  • 沢井克典; 清水徹; 岩田俊一; 吉田豊彦; 日向純一; 富沢治
    情報処理学会全国大会講演論文集  1989/03  Oral presentation 
    マイクロプログラム制御方式は高機能、高性能なマイクロプロセッサを実現する上で重要な方式の一つである。マイクロプロセッサ内部の機能ブロックを並列に制御することにより、従来ソフトウェアで記述していた機能を効率よく実現することができる。しかし、VLSIの集積度の向上にともないマイクロプログラムで制御すべき機能ブロックは増大しており、これらを効率よく動作させて高機能を実現するためにはマイクロプログラムのアルゴリズムが複雑になる。このようなマイクロプログラムを短期間に開発するため、マイクロプログラム開発ツールが重要となる。本稿ではTRON仕様に基づいた32ビットマイクロプロセッサG_/100のマイクロプログラムを効率よく開発するために作成した開発ツールについて述べる。
  • 渡辺由香里; 清水徹; 岩田俊一; 斎藤祐一; 吉田豊彦; 富沢治
    情報処理学会全国大会講演論文集  1989/03  Oral presentation 
    TRON仕様に基づく32ビットマイクロプロセッサG_/100ではマイクロプログラム制御方式を採用している。高機能命令の高速実行がその目的の一つである。またマイクロプログラム制御方式の採用によりアーキテクチャの仕様変更、ハードウェアの改訂をマイクロプログラムで吸収することができる。その結果アーキテクチャ設計、ハードウェア設計、マイクロプログラムの設計を並行に進めることができる。ここで重要なことはアーキテクチャ、ハードウェアの変更をマイクロプログラムですばやく吸収することである。これはハードウェアの規模が大きくなるにつれて困難になってくる。我々は関係データベースをマイクロプログラムの管理、更にマイクロデコーダの設計に用いることによりこの問題の解決を図った。本稿ではG_/100のマイクロプログラム、マイクロデコーダの設計手法について述べる。
  • 中田清; 坪田秀夫; 清水徹; 斉藤和則
    電子情報通信学会全国大会講演論文集  1989/03  Oral presentation
  • 吉田豊彦; 斉藤祐一; 松尾雅仁; 清水徹
    電子情報通信学会技術研究報告  1988/03  Oral presentation
  • 吉田豊彦; 松尾雅仁; 上田達也; 清水徹
    情報処理学会研究報告  1987/03  Oral presentation 
    我々はオリジナル32ビットマイクロプロセッサの開発にあたり新しいマイクロプロセッサのアーキテクチャに適する各種のパイプライン方式を検討した。パイプライン処理は汎用計算機の歴史の中で高速化技術として最も成功したものの1つである。しかし、パイプライン処理も処理段数が増大するにつれて各種のオーバーヘッドのため処理速度の向上に飽和傾向が現れる。パイプライン処理のオーバーヘッドのなかで最も問題となるのはブランチ命令実行によるパイプラインの乱れである。我々はパイプライン処理におけるブランチ命令のオーバーヘッドをなるべく少なくするため、ブランチ命令の履歴に従ってブランチするかどうかを判断する動的ブランチ予測処理を採用した。本報告ではパイプライン処理方式の例として8種類のパイプラインモデルを考え、「エラトステネスのふるい」のベンチマークプログラムに対して各種モデルにおける動的ブランチ予測処理の効果をシミュレーションにより検討した結果について報告する。本報告のシミュレーションではパイプライン段数が4段以上の場合に動的ブランチ処理により10％前後の性能向上が見られた。Pipelining is one of the most efficient techniques to reach higher performance. A fundamental disadvantage of pipelining is the performance degradation from branches in the instruction stream. The architecture of our microprocessor is newly developed and it is different from old pipelined computers. So, we designed several types of pipelining models for our microprocessor and examined their performance. We designed a branch prediction mechanism based on branch history to overcome this problem. Improvements of 5 to 14 percent can be expected in our microprocessor performance when we install this branch prediction mechanism.
  • 清水徹; 坂村健
    情報処理学会全国大会講演論文集  1984  Oral presentation
  • 坂村健; 石川千秋; 清水徹; 前川守
    情報処理学会研究報告計算機アーキテクチャ（ARC）  1983/06  Oral presentation
  • 清水徹; 坂村健; 前川守
    情報処理学会全国大会講演論文集  1983  Oral presentation
  • プログラミング技法の有効利用を考えたマイクロプログラム開発支援システム  [Not invited]
    清水徹; 坂村健; 前川守
    情報処理学会全国大会講演論文集  1982  Oral presentation

MISC

Awards & Honors

  • 2014/01 IEEE Fellow Award
     Development of integrated multi-core microprocessors with large memories 
    受賞者: Toru Shimizu
  • 1997/10 R&D 100 Magazine R&D 100 Award
     M32R/D: RISC Microprocessor with Embedded DRAM 
    受賞者: Toru Shimizu

Research Grants & Projects

Other link

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